Intel, Samsung, TSMC, 3D yığınlı transistörleri sergiledi

Intel, Samsung, TSMC, 3D yığınlı transistörleri sergiledi

• Bu hafta düzenlenen IEEE Uluslararası Elektron Cihazları Toplantısı'nda TSMC, CMOS çipler için gereken mantığı yığınlayan CFET'i (Complementary FET) tanıttı.
• CFET, Moore Yasası yol haritasındaki bir sonraki adıma karşılık geliyor ve Intel, Samsung ile TSMC'nin bu teknolojiyi üretebildiği gösterildi.

GN⁺ görüşü

• Bu haber, yarı iletken sektörünün liderlerinin Moore Yasası'nı takip ederek teknolojik ilerleme sağlamayı sürdürdüğünü gösteriyor.
• 3D yığınlı transistör teknolojisi olan CFET, çiplerin performansını ve verimliliğini artırma potansiyeline sahip olduğu için teknoloji gelişmelerini takip edenler açısından ilgi çekici bir gelişme.
• Bu tür teknolojik ilerlemelerin akıllı telefonlar, bilgisayarlar, veri merkezleri ve diğer çeşitli elektronik cihazların performansını artırması bekleniyor; bu da günlük yaşam üzerinde doğrudan etkiler yaratabilir.

[GN⁺]

Hacker News görüşleri

• Bu sektörde yıllardır meraklı bir gözlemci olmak eğlenceli. Zaman zaman Moore yasası bir engele çarpıyor; bazı uzmanlar bunu sınırına ulaşıldığının açık bir işareti olarak görürken, diğerleri transistor başına maliyet zaten arttığı için Moore yasasının öldüğünü savunuyor. Bir başkaları ise fiziksel sınırlar nedeniyle belirli bir nanometrenin altına inmenin imkansız olduğunu düşünüyor. Ayrıca Intel'in son 10 yılda neredeyse tekel konumunun rahatlığını yaşayıp tembelleştiği ve TSMC'nin ultraviyole teknolojisi karşısında hazırlıksız yakalandığı da söyleniyor. Buna karşılık, Jim Keller gibi işin mutfağını gerçekten bilen kişiler, herhangi bir büyük temel sınıra yakın olmadığımızı ve önümüzdeki yıllarda en az 1000 kat iyileşme bekleyebileceğimizi coşkuyla söylüyor. Her halükarda, bu tahminler roller coaster gibi dalgalanırken onlarca yıl boyunca sürekli büyüme gösteren bir alanı izlemek gerçekten çok ilginç.
• Buradaki ilginç noktalardan biri, 48 - 50nm "device pitch" değerine sahip olmaları; bu da XY düzleminde transistorlerin küçük olmasına rağmen pitch genişliğinin "5nm" ya da "3nm"den çok daha büyük olduğu anlamına geliyor. Çip üretimine aşina olanlar bunu bilir, ancak çip üretimi hakkında derin bilgisi olmayanlar çoğu zaman transistorlerin 5nm aralıklarla yerleştirilebildiğini sanır. Yoğunluk açısından bakıldığında, aynı alandaki toplam transistor sayısı yaklaşık %30 - %40 artabilir. Intel inverter tasarımına bakınca, derinliği iki katına çıkarmaya razıysanız oldukça kompakt DRAM hücreleri yapılabilecek gibi görünüyor. 8GB ECC DDR bellek içeren bir chiplet, onların işlemcileri ve gelişmiş FPGA mimarileri için faydalı olurdu.
• Yarı iletkenlerle ilgili genel bir soru: Neden transistor yoğunluğundan çok üretim maliyetine (hesaplama/dolar) vurgu yapılmıyor? CPU'lar özellikle büyük değil. Bilgisayarımdaki CPU'nun hacmi birkaç kaşık kadar olabilir. O halde hesaplama daha yayılmışsa (örneğin iletişim hızı nedeniyle) daha mı az kullanışlı olur?
• Burada bir şeyi kaçırıyor olabilirim ama ısı sorunu daha da büyümez mi? Şu anda nispeten ince çiplerin yüzeyinden ısıyı uzaklaştırmak için oldukça güçlü soğutma çözümlerimiz var. Çipler daha üç boyutlu hale gelirse iç kısımlar nasıl soğutulacak?
• Depolama tarafında 2D MLC ve TLC NAND'dan 3D TLC stacking'e (ve berbat derecede daha yüksek bit sayılarına) geçerken, bellek ömrü döngüsünü gerçekten kısaltan bozucu etkiler ortaya çıktı. Bir hücre okunduğunda, voltaj komşu hücrelerin durumunu değiştiriyor; bu yüzden bu durumun korunması için hücrelerin zorla yeniden yazılması gerekiyor ve sonuçta veriyi okumak diskin ömrünü de azaltıyor. Bize kötü ürünler satılıyor. Sorunu biraz anladığım kadarıyla çözüm, dikey stack içinden geçen izleri ayırmak için daha fazla yüzey alanı kullanmak olacak. Bu, 2D tasarımın yüzey alanına benzer ama daha yüksek karmaşıklık anlamına gelir. Her ne kadar gecikme ekleyerek sorunu hafifletmeye (çözmeye değil) çalışan makaleler [1] okumuş olsam da. Şimdi işlemcilerle ilgili bu haberi okuyunca, bu tür tekniklerle üretilen işlemciler nedeniyle son kullanıcının yaşayacağı sıkıntıları merak ediyorum; örneğin hesaplama güvenilirliği, açıklar vb. açısından. Saf hayal gücü ve tahminle transistor düzeyinde bir prefetch sorunu üzerinden bir açık senaryosu düşündüm; eğer bu gerçekten gelecekte ortaya çıkarsa, üreticilerin gecikmeleri keyfi biçimde artıran ya da başka bir şey ekleyerek hesaplama performansını 10 yıl geriye götüren yamalar yayınlayabileceğini hayal edebiliyorum. Ve tabii ki hesaplama güvenilirliği de var. Bütün bunlardan kaçınmak için önlemler alınıyor mu? Alınmıyorsa, gelecekteki mahkemeler için yorumumu buraya bırakıyorum.
• Çipleri yatayda daha fazla büyütemediğimizde, transistorleri dikeyde üst üste dizeriz. Sanki gökdelenleri yeniden keşfetmişiz gibi.
• Küçük bir startup olan thruchip.com, 10 yıl önce 3D stacking yapıyordu.
• Bu teknolojiden bekleyebileceğimiz gerçek dünyadaki sonuçlar neler? Bilen var mı?
• Hâlâ GAA channel olduğuna göre, channel length en yeni 3nm node ile aynı mı?
• Bu GHz'i mi artırıyor, yoksa sadece çekirdek sayısını mı artırıyor?