Intel, Samsung ve TSMC, 3D yığılmış transistörleri sergiledi

 (spectrum.ieee.org)
1 puan yazan GN⁺ 2023-12-18 | 1 yorum | WhatsApp'ta paylaş
  • Intel, Samsung ve TSMC, IEEE International Electron Devices Meeting’de CFET alanındaki ilerlemelerini paylaşarak, CMOS mantık için iki transistörü tek bir yapıda üst üste yığan yeni nesil yol haritasını daha somut hale getirdi
  • CFET, FinFET sonrasındaki nanosheet (gate-all-around) yapısını daha yükseğe yığıp nFET ile pFET’i üst-alt biçimde entegre eden bir yaklaşım ve ticarileşmesinin 7 ila 10 yıl alması bekleniyor
  • Intel, tek bir fin üzerinde bir CMOS inverter gerçekleştirdi ve backside power delivery ile alttaki transistöre silikonun altından temas ederek bağlantı karmaşasını azalttı; 60nm contacted poly pitch elde etti
  • Samsung, tekil aygıt bazında 48nm ve 45nm CPP gösterdi; ıslak aşındırmayı kuru aşındırma ile değiştirerek yığılmış pFET ve nFET’in source ve drain yalıtımını iyileştirdi ve iyi ürün verimini %80 artırdı
  • TSMC de endüstriyel açıdan anlamlı 48nm pitch seviyesine ulaştı; yüksek germanyum oranlı bir SiGe katmanıyla üst ve alt aygıt arasındaki yalıtım katmanını sürecin daha erken bir aşamasında oluşturabildi

CFET’in hedeflediği bir sonraki transistör yapısı

  • Üç gelişmiş çip üreticisinin de CFET sergilemesiyle, transistör yoğunluğunu neredeyse iki katına çıkarabilecek gelecekteki işlemci tasarımı şekillenmeye başladı
  • CFET, complementary field-effect transistor ifadesinin kısaltması ve CMOS mantık için gereken iki tür transistörü tek bir yapıda üst üste yerleştiren bir yaklaşım
  • Çip sektörü, 2011’den beri kullanılan FinFET yapısından nanosheet, yani gate-all-around transistöre geçiş yapıyor
    • FinFET’te gate, dikey silikon fin üzerinden akan akımı kontrol eder
    • Nanosheet aygıtlarda fin birkaç şeride bölünür ve gate her bir şeridi çevreler
    • CFET ise daha yüksek bir şerit yığını oluşturup bunun yarısını bir aygıtta, diğer yarısını da başka bir aygıtta kullanır
  • Intel mühendislerinin Aralık 2022’de IEEE Spectrum’da anlattığı gibi, CFET nFET ve pFET’i tek bir entegre süreçte üst ve alt olarak üretir
  • Uzmanlar CFET’in ticari kullanıma sunulmasının 7 ila 10 yıl sonra olacağını düşünüyor, ancak hazır hale gelmeden önce yapılması gereken daha çok iş var

Intel: inverter ve bağlantı karmaşasını azaltma

  • Intel, üç şirket arasında CFET’i ilk sergileyen şirketti ve 2020’deki IEDM’de erken bir sürümünü tanıtmıştı
  • Bu kez odak noktası, CFET’in oluşturduğu en basit devre olan inverter etrafındaki iyileştirmelerdi
    • CMOS inverter, yığındaki iki aygıtın gate’ine aynı giriş gerilimini gönderir ve girişin mantıksal tersini çıkış olarak verir
    • Intel’den Marko Radosavljevic, inverterin tek bir fin üzerinde üretildiğini ve en yüksek ölçeklemede sıradan bir CMOS inverter boyutunun %50’si kadar olacağını söyledi
  • İki transistör yığınını gerçek bir inverter devresine dönüştürmek için bağlantılara (interconnect) ihtiyaç var ve bu bağlantılar alan avantajını aşındırabilir
  • Intel, alttaki transistöre üstten değil silikonun altından temas ederek devreyi basitleştirdi
    • Bu yaklaşım, Intel’in aynı yılın sonunda devreye almayı planladığı backside power delivery teknolojisini kullanıyor
    • Bu teknoloji, silikon yüzeyinin hem üstünde hem altında bağlantı yapılmasına olanak tanıyor
  • Ortaya çıkan inverterin contacted poly pitch değeri, yani CPP’si 60nm oldu
    • CPP, bir transistör gate’inden bir sonrakine olan en küçük mesafeyi ifade eden bir yoğunluk göstergesidir
    • Güncel 5nm düğüm çiplerde CPP yaklaşık 50nm düzeyindedir
  • Elektriksel özellikleri iyileştirmek için yapı da ayarlandı
    • Aygıt başına nanosheet sayısı 2’den 3’e çıkarıldı
    • İki aygıt arasındaki boşluk 50nm’den 30nm’ye düşürüldü
    • Aygıtın bazı bölümlerini birleştiren geliştirilmiş bir geometri kullanıldı

Samsung: daha küçük CPP ve yalıtım süreci

  • Samsung, Intel’in 60nm değerinden daha küçük olan 48nm ve 45nm CPP sonuçları gösterdi, ancak bunlar tam bir inverter için değil tekil aygıtlar içindi
  • Daha küçük Samsung prototip CFET’te bir miktar performans düşüşü görüldü, ancak bunun büyük olmadığı ve üretim süreci optimizasyonuyla giderilebileceği değerlendiriliyor
  • Samsung’un temel zorluğu, yığılmış pFET ve nFET aygıtlarının source ve drain elektriksel yalıtımı oldu
    • Yalıtım yeterli olmazsa, Samsung’un 3D stacked FET yani 3DSFET adını verdiği aygıtta kaçak akım oluşuyor
  • Samsung, ıslak kimyasal aşındırma adımını yeni bir tür kuru aşındırma ile değiştirdi ve bu değişiklik iyi aygıt verimini %80 artırdı
  • Intel gibi Samsung da yer tasarrufu için aygıtın alt kısmına silikonun altından temas etti
  • Ancak Samsung, eşleşen her aygıtta yalnızca 1 nanosheet kullandı
    • Intel ise her aygıtta 3 nanosheet kullanıyor
    • Samsung araştırmacıları, nanosheet sayısı artırılırsa CFET performansının iyileşeceğini düşünüyor

TSMC: 48nm pitch ve yalıtım katmanı oluşturma yöntemi

  • TSMC de Samsung gibi endüstriyel açıdan anlamlı 48nm pitch seviyesine ulaştı
  • TSMC aygıtının ayırt edici yönü, üst ve alt aygıtı birbirinden yalıtan dielektrik katmanın nasıl oluşturulduğu
  • Normalde nanosheet’ler, silikon ve silikon-germanyum katmanlarının dönüşümlü olarak yığıldığı bir yapıda oluşturulur
    • Sürecin uygun bir aşamasında, yalnızca silikon-germanyumu aşındıran bir adım bu malzemeyi kaldırır
    • Bu süreçte silikon nanotel yapıları serbest kalır
  • TSMC, iki aygıtı birbirinden yalıtacak katmanda alışılmadık derecede yüksek germanyum oranına sahip SiGe kullandı
    • Bu katman, diğer SiGe katmanlarından daha hızlı aşındırılabiliyor
    • Sonuç olarak yalıtım katmanı, silikon nanotel yapılarını serbest bırakma adımından birkaç süreç önce oluşturulabiliyor

Geriye kalan zorluklar

  • CFET, CMOS mantık için iki aygıtı üst ve alt olarak entegre edip alan avantajı hedefliyor, ancak gerçek devrelerde bağlantı karmaşası bu avantajı azaltabilir
  • Intel, Samsung ve TSMC’nin yaklaşımları; yığılmış aygıtların temas noktaları, yalıtımı, nanosheet sayısı ve pitch küçültme gibi üretim ayrıntılarına odaklanıyor
  • Üç şirket de gösterim aşamasında sonuçlar ortaya koymuş olsa da, CFET hâlâ ticari bir ürün değil; daha çok yol haritasındaki bir sonraki evrim adımına yakın
  • Ticarileşmesinin 7 ila 10 yıl sonra beklenmesi nedeniyle CFET, mevcut süreç geçişlerinin doğrudan yerine geçecek bir çözümden çok, uzun vadeli bir CMOS ölçekleme adayı olarak görülüyor

İlgili okumalar

1 yorum

 
GN⁺ 2023-12-18
Hacker News yorumları

  • Bu sektörü uzun süredir meraklı bir seyirci olarak izlemek eğlenceli
    Moore Yasası ne zaman bir duvara çarpsa, kimi uzmanlar sonun yaklaştığını düşünüyor; kimileri transistör başına maliyet zaten arttığı için öldüğünü söylüyor; kimileri de fiziksel sınırlar nedeniyle X nm’den sonra Y’ye yaklaşmanın mümkün olmadığını belirtiyor
    Öte yandan Intel’in son 10 yılda fiilen tekel konumuna yaslanıp rehavete kapıldığı ve TSMC’nin aşırı ultraviyole litografi yetkinliğiyle gafil avlandığı iddiaları da var; Jim Keller gibi gerçek üretimi iyi bilen kişiler ise temel sınırlara hâlâ çok uzak olduğumuzu ve ileride en az 1000 kat iyileşme beklenebileceğini söylüyor
    Onlarca yıl boyunca istikrarlı biçimde ezici bir büyüme üretirken, görünümün bu kadar hız trenine benzediği alan az gibi görünüyor

    • Sınırlar gerçekten var. Dennard ölçeklemesi 2000’lerin ortasından beri ölü; birim alan başına güç kullanımı artarken, öncü üretim süreçlerinde mantık işlemi başına enerji azalıyor
      Bu yüzden giderek daha fazla silisyumun “dark” durumda güçten kesilmiş halde durması ve yalnızca nadir hızlandırma işleri için kullanılması gerekiyor. Ayrıca son süreçlerde register file ve cache’lerde kullanılan SRAM hücre boyutu iyileşmesi neredeyse hiç olmadı
      İleride çekirdek başına cache görece daha küçük hale gelecek; bunu kısmen telafi etmek için on-die veya ayrı bir chiplet üzerindeki eDRAM, daha yavaş bir L4 katmanı olarak eklenebilir
    • Bu sadece ana akım haberlerin anlatım biçimi. Gerçek makaleleri ve bağlamı okursanız, 1990’ların başından beri kilit noktanın hep ekonomi olduğunu görürsünüz
      Söylenen şey, “2 yılda bir yeni süreci sürdürmek çok pahalı olduğu için X node’u yapılamaz”dı. iPhone sonrası akıllı telefon çağında, tabletler de dahil olmak üzere her yıl yaklaşık 2 milyar cep bilgisayarı daha sevk edildi; bu, geleneksel PC modelinin en iyimser 400 milyon/yıl tahmininden 5 kat büyüktü
      Sunucu, ağ, GPU ve AI pazarlarını dışarıda bıraksanız bile, transistör sayısı ile gelir ve kâr bazında toplam adreslenebilir pazar önceki tahminlerden en az 10 kat büyüdü; bunun sayesinde 22nm’den 3nm’ye, ardından 2nm ve 1.4nm’ye gitmek mümkün oldu. 2030’da 1nm’nin de mümkün olduğunu düşünüyorum
      Buna karşılık bir sonraki sürecin, örneğin 2nm veya 1.4nm’nin maliyet tahminleri her zaman gerçekte olduğundan yüksek tutuldu. Büyük proje yönetiminde Intel 10nm gibi durumlara karşı daha büyük tahmin yapmak daha iyidir, ama TSMC her seferinde çok iyi uygulama gösterdi
      Bu yüzden iki tarafta tahmin uyuşmazlığı doğuyor ve “ilerlemenin bittiğine dair açık sinyal” sürekli yanlış çıkıyor
      “1000 kat iyileşme” rakamı dolaşıp duruyor, ama Jim Keller’ın o dönemde Intel 14nm’yi, kabaca TSMC N10’a yakın bir süreci, varsayımsal fiziksel sınırla karşılaştırarak verdiği bir değerdi. 3nm’de bunun en az 4 katı zaten kat edildi ve ölçüm yöntemine bağlı olarak 2030’da 100 katın altına bile inebilir
      AI dalgası 2035 civarına kadar destek sağlayabilir, ancak iPhone gibi yeni bir ürün kategorisi henüz yok. Hyperscaler sunucular da zaten büyük ölçeğe ulaştığı için büyüme hızları yavaşlıyor
      Sonuçta öncü süreç geliştirme maliyetlerini ciddi biçimde düşürmek gerekiyor; kişisel olarak umudumu AI/yazılım tarafına bağlıyorum, ayrıca toplam adreslenebilir pazarı büyütmeyi sürdürecek ürünler de gerekiyor. Otonom araçlar 2030’larda nihayet gerçeğe dönüşebilir, ama bu konuda epey şüpheliyim
    • Intel, TSMC ve Samsung’un hepsi gerçek EUV ekipmanı üreticisi ve geliştiricisi ASML’nin hem müşterisi hem de yatırımcısı değil mi?
      Biraz münhasır sözleşme olabilir, ama hissedarlık yapısı düşünülürse uzun vadede büyük etkisi olmayacak gibi. Yeni sürece para harcama iradesi varsa o teknolojiye de sahip olunur
    • Jim Keller’ın meşhur şekilde söylediği gibi Moore Yasası hâlâ iyi durumda. Üstelik Moore Yasası’nın sonunu öngören kişilerin sayısı her 18 ayda ikiye katlandığından, bu da kendi başına Moore Yasası’na uyuyor
    • İzlemesi ve takip etmesi eğlenceli, ama aynı zamanda bunun akıl almaz sayıda insan ve bütçenin dahil olduğu devasa bir iş olduğunu da unutmamak gerek
      Yazılım “hobi” olarak da epey yapılabilir, ama bu alan hiç öyle değil

  • İlginç zamanlar. Buradaki ilginç noktanın 48~50nm cihaz pitch’ine sahip olmaları olduğunu düşünüyorum
    Yani XY düzleminde transistör küçük olsa bile pitch genişliği “5nm” veya “3nm”den çok daha büyük. Çip üretimini bilenler bunu anlar, ama derinlemesine bilmeyenler transistörlerin birbirinden 5nm aralıkla yerleştirilebildiğini kolayca sanabilir
    Yoğunluk açısından bakınca aynı alanda toplam transistör sayısının kabaca %30~40 artması gibi görünüyor
    Intel’in inverter tasarımına bakınca, derinliği iki katına çıkarmaya razı olunursa oldukça yoğun DRAM hücreleri yapılabilecek gibi görünüyor. 8GB ECC DDR bellek içeren bir chiplet, hem işlemciler hem de üst seviye FPGA yapıları için yararlı olabilir

    • Yoğun DRAM mi? Hiç DRAM gördün mü? En-boy oranı zaten inanılmaz derecede yüksek ve bildiğim kadarıyla pass transistor’ların üst üste konduğu bir durum yok
      Üst seviye sistemlerde zaten yığılmış DRAM chiplet’leri var, ama şimdiye kadar GPU dışında neredeyse hiç görülmedi; MI300A da buna yakın bir istisna

  • Yarı iletkenlerle ilgili genel bir soru: üretim maliyeti, yani dolar başına işlem miktarı yerine neden transistör yoğunluğuna bu kadar odaklanıldığını merak ediyorum.
    CPU o kadar büyük değil. Bilgisayarımdaki CPU bile hacim olarak birkaç yemek kaşığı kadar olabilir. O hâlde hesaplama geniş bir alana yayılırsa, örneğin iletişim hızı yüzünden daha mı az kullanışlı oluyor?

    • Işık 1 nanosaniyede yaklaşık 1 foot yol alır. Bu yüzden genişliği 1 foot olan bir işlemcinin en fazla yaklaşık 1GHz hızında çalışmasını bekleyebilirsiniz.
    • Birkaç yıl öncesinin çoklu CPU sistemlerini modern donanımdan çok daha ucuza satın almak da mümkün. Aslında önerdiğiniz yaklaşıma oldukça yakın.
      Ancak düzenli kullanırsanız elektrik faturası, aynı hesaplama performansını modern tek bir CPU’dan elde etmeye kıyasla sağlanan tasarrufu sonunda eritir.
    • Fabrika transistör üretir; süreci bir adım büyüttüğünüzde iki katını üretebilirsiniz. Çok iyi yapsanız bile maliyet düşüşü belki %10 civarında olur.
      Bu yüzden yarı iletkenlerde değeri en üst düzeye çıkarmanın en iyi yolu ölçek küçültmeyi mümkün kılmaktır.
      Sadece ana akım medyada ya da mühendislik medyasında pek duyulmaz. Üreticilerin ve tasarımcıların çoğu güç·performans·alan·maliyet, yani PPAC eğrisine bakarak en uygun tasarım noktasını bulur.
      Geniş bir alana yayma probleminde üretim birimi wafer değil, yaklaşık 25×35mm olan pozlama alanıdır. Pratikte bundan çok daha genişe yaymak zordur; alan birleştirme ile bir dereceye kadar mümkün olsa da çok pahalıdır.
    • Daha yoğun yaparsanız CPU’yu daha küçük parçalara bölebilir ve maliyeti o oranda düşürebilirsiniz.
      Daha az yoğun yaparsanız saat hızını artırabilirsiniz ama mm² başına çekirdek sayısı azalır.
      AMD iki yaklaşımı da seçerek hibrit CPU’larına, yoğun yerleştirilmiş düşük hızlı Zen 4C çekirdekleriyle en yüksek frekansa boost eden hızlı Zen 4 çekirdeklerini birlikte koyacak.
    • Verilmiş yanıtlara ek olarak, üretim sürecindeki kusurlar çip büyüdükçe tüm çipi kullanılamaz hâle getirme olasılığını artırır.
      Bu küçük çipler için de geçerli; ayrıca tasarımın arızalı bileşenlerle başa çıktığı durumlar da çoktur, ancak çip başına kusuru en aza indirmek daha iyidir.

  • Bir şeyi kaçırıyor olabilirim ama ısı daha büyük bir sorun olmaz mı?
    Şu anda bile nispeten ince bir çip yüzeyinden ısıyı uzaklaştırmak için epey güçlü soğutma çözümleri kullanılıyor. Çip daha çok küp gibi olursa iç kısmı nasıl soğutulacak?

    • Bu yönde devam edilirse soğutma tarafında oldukça radikal değişiklikler görüp görmeyeceğimizi merak ediyorum.
      CPU kalıbı tek bir yüzünden soğutulacak şekilde optimize edilmiş durumda. Bir gün soket, anakart ve ısı yayıcının CPU’nun iki yüzünü de soğutacak şekilde değişmesi mümkün olabilir mi diye düşünüyorum.
      Muhtemelen hayır. Pin dizilimini ve ısı yayıcıyı birlikte entegre eden yarı gerçekçi bir çözüm aklıma gelmiyor.

  • Depolamada 2D MLC ve TLC NAND’dan 3D TLC yığınlamaya, ardından daha da berbat yüksek bitli depolamaya geçerken bellek ömrünü gerçekten azaltan parazit ortaya çıktı.
    Bir hücre okunurken voltaj komşu hücrelerin durumunu değiştiriyor; o durumu korumak için zorla yeniden yazmak gerekiyor, dolayısıyla yalnızca veri okumak bile diskin ömrünü azaltıyor. Sonuçta kötü bir ürün satıyorlar.
    Benim biraz anladığım kadarıyla, dikey yığından geçen hatları daha fazla ayırmak için daha fazla yüzey alanı kullanılırsa bu çözülebilir. 2D tasarıma benzer bir yüzey alanına dönülür ama karmaşıklık daha da artar.
    Ancak gecikme ekleyerek sorunu hafifletmeye çalışan, çözüm olmayan bir makale[1] de okudum.
    Bu yüzden işlemci yığınlama haberini görünce, bu teknolojiyle yapılmış işlemcilerde son kullanıcıların ne tür rahatsızlıklar yaşayacağını merak ediyorum. Hesaplama güvenilirliği ya da güvenlik açıkları gibi şeyler.
    Güvenlik açığı derken bu tamamen benim hayal gücüm ve tahminim; transistör düzeyinde prefetch sorunlarını düşünüyorum. Gelecekte gerçekten ortaya çıkarsa üreticiler rastgele gecikme artırma gibi bir düzeltme ya da başka önlemler ekleyip, “tasarım sırasında bunun mümkün olacağını bilmiyorduk” diyerek işlem performansını 10 yıl geriye götürebilir gibi geliyor.
    Elbette hesaplama güvenilirliği de bir sorun. Bu tür sorunlardan kaçınmak için yönetiliyor mu? Değilse, gelecekteki mahkemeler için bu yorumu bırakıyorum.
    [1] [2021] doi.org/10.1145/3445814.3446733 (sci-hub kullanın)
    [2] [2018] doi.org/10.1145/3224432 https://people.inf.ethz.ch/omutlu/pub/3D-NAND-flash-lifetime...

    • Daha yoğun mantık devreleri, yoğun kalıcı depolamayla aynı sorunlara sahip değildir. Çünkü mantık devrelerinin kalıcılığa ihtiyacı yoktur.
      Micron veya Samsung gibi şirketlerin belirli bir depolama teknolojisi için Xnm sürecini çıkarıp ölçeklendirirken iyi düzelttiği ve etrafından dolaştığı kısım tam da budur; bu yüzden rakiplerinden daha iyidirler.
      Intel, TSMC, GloFo vb. isterlerse ASML’den en yeni nesil EUV ekipmanlarının hepsini satın alabilir. Buna rağmen mantık süreçlerinde TSMC her zaman bir düğüm öndedir; depolamada ise Micron ve Samsung kazanır.
      Çünkü her biri belirli tasarımları alt nm seviyesine daha çok yaklaştırırken ortaya çıkan sorunları ve zor noktaları iyi inceltir. Diğer şirketler bunu o kadar kolay yapamaz.
      En ileri silikon üretimi yalnızca en yeni ASML ekipmanına sahip olmaktan ibaret olsaydı, ASML o ekipmanı kendine saklayıp dikey entegrasyonla bizzat en ileri çipleri üretir ve yan iş olarak satardı.
    • “Kötü ürün” demek için, güncel 4TB 3D TLC NAND üç yıl boyunca her gün tamamı yeniden yazılabilecek kapasitede, yani 3000TBW. Bu nasıl çöp oluyor? Kimin böyle bir ihtiyacı var?
      “Trilyonlarca kez yeniden yazmak istiyorum” gibi keyfî bir kalite ölçütünden söz ediyor gibisiniz; bu, kullanım senaryolarının %99,9’u için anlamsız.
      Aynı fiyata, 1 milyon kez yeniden yazılabilen 256GB bir sürücü yerine 1000 kez yeniden yazılabilen 4TB bir sürücünün çok daha iyi olduğunu düşünüyorum.

  • Terminator fandom vikisine göre CPU, çoğunlukla gelişmiş üç boyutlu programlama paketlerinin bulunduğu bilgisayarlarda modellenip tasarlandı; simülasyon testleri gerçek zamanlı ya da hızlandırılmış hızda yürütülebiliyordu.
    Prototip CPU yapısının küp ızgarası, üçten fazla boyuta sahip bir küp olan hiperküpü ima eder.
    Bilgisayar tasarımında hiperküp, çalıştırılacak yazılımın ihtiyaç duyduğu mantıksal bağlantı yapısı önceden bilinmediğinde, işlemciler arasındaki etkin iletişim mesafesini ve gecikmeyi en aza indiren fiziksel bağlantı yöntemi olarak kullanılır.
    Bu, Neural Net’in öğrenme, uyum sağlama ve yeni mantıksal bağlantı yapıları kurma yeteneğini destekler.

  • Bu teknolojiden gerçekçi olarak ne tür sonuçlar bekleyebiliriz? Bilen var mı?

    • Aynı miktarda hesaplamayı daha az güçle yapan daha hızlı çipler çıkacak. Her zamanki gibi.
      CFET, tüm öncü fab yol haritalarında yer alan son derece gerçekçi bir teknoloji. Mevcut nesil FinFET ya da 1-2 yıl sonraki GAAFET gibi, önceki nesil çip teknolojileriyle temelde aynı işi yapıyor; sadece daha iyi yapıyor.
    • Muhtemelen yeni soğutma çözümleri vb. gerekecek.
    • Daha kalın telefonlar

  • Hâlâ GAA kanalı ise, kanal uzunluğu en yeni 3nm düğümüyle aynı mı?

  • Intel, Samsung, TSMC değil ama küçük bir startup olan www.thruchip.com da 10 yıl önce 3D istifleme yapmıştı.
    https://web.stanford.edu/class/ee380/Abstracts/141022-slides...
    https://www.theregister.com/2014/02/21/thruchip_communicatio...

    • O slayt doğruysa endüktif kuplajlı istiflenmiş çipler oldukça ikna edici görünüyor.
      Aynı yöntemle bitişik çiplerin de bağlanıp bağlanamayacağını merak ediyorum. Çünkü 2.5D’nin istiflemeden bile daha önemli olduğu söylenebilir.

  • Bu tür çiplerde ısı ne oluyor? Neden erimiyorlar?

    • Isı yoğunluğu, ısı yoğunluğudur. Bu teknoloji iki mantık kalıbını üst üste koymakla aynı şey değil; dolayısıyla o tür bir ısı sorunundan farklı.
      Arka yüz güç beslemesi, güç açısından oldukça önemli bir iyileştirme ve hem güç iletimini hem de soğutmayı etkiliyor.